CEA-Leti: redefine la 3era década del siglo de la tecnología

CEA-Leti

CEA-Leti presentó dos documentos en la última semana del año en IEDM 2020, los cuales confirman las ventajas de la combinación de arquitecturas 3D- y de acceso aleatorio a memorias resistivas (RRAM).

Según CEA-Leti para la computación en memoria (IMC), y sus aplicaciones para Edge-AI y redes neuronales.

Los proyectos fueron diseñados para buscar diferentes formas de aprovechar las fortalezas de 3D para reducir el consumo de energía del dispositivo, así como la energía perdida durante la transferencia de datos.

Hoy en día, las memorias de clase de almacenamiento, como la RRAM de barra cruzada 3D de alta densidad, son prometedoras para aplicaciones que requieren una gran cantidad de memoria en el chip,  explicó el documento RRAM 3D en papel con transistores de nanohojas apiladas Gate-All-Around (GAA) para In-Memory-Computing .

RRAM es un candidato líder debido a su alta densidad, buena escalabilidad, bajo voltaje de funcionamiento y fácil integración con dispositivos CMOS.

Otro aspecto atractivo de RRAM es su capacidad para realizar operaciones lógicas booleanas primitivas para la computación en memoria y neuromórfica.

Sin embargo, si el diseño 1T1R es la arquitectura más confiable para IMC, el tamaño de la celda permanece limitado por el transistor de acceso convencional.

  • En ese artículo, los científicos propusieron una novedosa tecnología de cubo de memoria 3D que apunta a la no volatilidad, alta densidad, alto paralelismo de operaciones y co-integración con CMOS , lo que la hace muy atractiva para memorias de clase de almacenamiento e IMC.

  • El cubo de memoria se basa en una celda de bits de un transistor / una RRAM (1T1R).

  • La arquitectura 1T1R se beneficia de la alta densidad de transistores de nanohojas (NS) apilados verticalmente, desarrollados para CMOS avanzados, que cuentan con una excelente escalabilidad de integración 3D.

  • En el proyecto, CEA-Leti construyó las bases del diseño de tecnología (emulación del flujo de proceso, desarrollo del kit de diseño, disposición de la celda de bits y modelado SPICE), lo que permitió a los científicos evaluar la definición de topología de memoria 3D. Luego fabricaron dispositivos elementales clave: transistores nanoescalados sin unión y OxRAM basado en HfO2 . Finalmente, se llevaron a cabo simulaciones SPICE para evaluar la capacidad del cubo 3D RRAM para realizar operaciones booleanas con hasta cuatro operandos. Este enfoque co-optimizó la tecnología y el diseño juntos.

  • Un resultado clave de este trabajo es que el tamaño de celda de bits estimado de (23,9 × F2) / N, siendo “N” el número de capas apiladas y “F” el tamaño mínimo de entidad. Los resultados de la investigación significan que esta tecnología 1T1R es competitiva con la densidad de memoria de barra cruzada cuando el número de capas apiladas es superior a seis. La energía de una operación booleana realizada directamente en este cubo de memoria está en el rango de nanojoul (nJ), con hasta cuatro operandos.

Metodología Innovadoras

El equipo de investigación también comparó diferentes métodos para programar la memoria y calcular los datos, y demostró que un esquema de “doble codificación” es dos veces más eficiente en energía que un enfoque de verificación de escritura.

Información de valor para tomadores de decisiones de negocios
  • El segundo artículo, High-Density 3D Monolithically Integrated Multiple 1T1R Multi-Level-Cell for Neural Networks, presentó un proyecto CEA-Leti que combinó un transistor 3D integrado monolíticamente con RRAM con programación de celda multinivel (MLC). El trabajo demostró que las estructuras múltiples 1T1R integradas monolíticamente en 3D combinadas con la programación MLC pueden alcanzar hasta nueve niveles de conductancia por RRAM. Por tanto, es posible almacenar información con una densidad 4,75 veces superior a la de una celda RRAM plana 1T1R estándar.

  • Los principales objetivos de esta investigación fueron encontrar los límites de la programación MCL y lograr matrices RRAM de alta densidad utilizando tecnología MLC y 3D.

El equipo demostró que, al utilizar una caracterización extensa a nivel de matriz, la relajación de la conductancia después de la programación del MLC es el factor limitante para las aplicaciones de almacenamiento, en lugar de las variaciones de dispositivo a dispositivo o ciclo a ciclo “, dijo Eduardo Esmanhotto, autor del papel .

Este almacenamiento límites fenómeno a 2 bits por RRAM para tales aplicaciones. por el contrario, neural red de inferencia es resistente a la relajación y por lo tanto es ventajoso programa de nueve niveles por RRAM, equivalente a 3.17 bits.

  • Elisa Vianello , gerente del programa Edge AI en CEA-Leti, dijo que los dos documentos confirman que la combinación de arquitecturas 3D y RRAM para IMC permite el desarrollo de hardware de bajo consumo para aplicaciones de inteligencia artificial. Usar un transistor como dispositivo de acceso en lugar de un selector de back-end es una solución más madura y confiable para la programación de IMC y MLC. Además, la integración 3D también proporciona una respuesta al problema del transistor de acceso que limita el tamaño de la celda de memoria.

Por Daniel Molina – Analista Internacional de Negocios

 

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