Simposio VLSI 2020: en busca de la eficiencia en el borde

Simposios VLSI 2020

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Intel presentó una investigación de rendimiento y eficiencia energética inteligente en el Simposio VLSI 2020

En el  Simposio 2020 sobre Tecnología y Circuitos VLSI, que termina mañana Intel presentó un cuerpo de investigación y perspectivas técnicas sobre la transformación informática impulsada por datos que se distribuyen cada vez más en el núcleo, el borde y los puntos finales.

El Director de Tecnología, Mike Mayberry, pronunció una conferencia magistral plenaria, “El futuro de la informática: cómo la transformación de datos está remodelando VLSI”, que destaca la importancia de la transición de la informática de un enfoque centrado en hardware / programa a un enfoque centrado en datos / información.

“El gran volumen de datos que fluye a través de la infraestructura distribuida de borde, red y nube exige un procesamiento potente y eficiente desde el punto de vista energético cerca del lugar donde se generan los datos, pero a menudo está limitado por el ancho de banda, la memoria y los recursos de energía. La investigación que Intel Labs presenta en el Simposio VLSI destaca varios enfoques novedosos para una computación más eficiente que prometen una amplia gama de aplicaciones, desde robótica y realidad aumentada hasta visión artificial y análisis de video. Este cuerpo de investigación se centra en abordar las barreras para el movimiento y el cómputo de datos, que representan los mayores desafíos de datos del futuro “.
–Vivek K. De, miembro de Intel y director de Circuit Technology Research, Intel Labs

Lo que se presentó: se presentaron  varios documentos de investigación de Intel que exploran nuevas técnicas para niveles más altos de inteligencia y rendimiento de eficiencia energética en los sistemas de red de borde de red del futuro para un número creciente de aplicaciones de borde. 

Algunos temas cubiertos en trabajos de investigación incluyen:

Mejora de la eficiencia y la precisión de la reconstrucción de escenas en 3D para Edge Robotics utilizando aceleradores de hardware de fundición de rayos

Un acelerador de fundición de rayos en CMOS de 10 nm para la reconstrucción eficiente de escenas 3D en aplicaciones de robótica de borde y realidad aumentada

Por qué es importante:  Ciertas aplicaciones, como la robótica de bordes y la realidad aumentada, requieren una reconstrucción precisa, rápida y eficiente de la energía de escenas 3D complejas a partir de enormes volúmenes de datos generados por operaciones de proyección de rayos para localización y mapeo simultáneo denso y en tiempo real (SLAM) ).

En este trabajo de investigación, Intel destaca un novedoso acelerador de hardware de fundición de rayos que aprovecha las nuevas técnicas para mantener la precisión de la reconstrucción de la escena y al mismo tiempo lograr un rendimiento superior con eficiencia energética. 

Estos enfoques innovadores, que incluyen técnicas como la búsqueda de superposición de voxel y la aproximación asistida por hardware de voxels, reducen la demanda de acceso a la memoria local, además de mejorar la eficiencia energética para la robótica de vanguardia futura y aplicaciones de realidad aumentada.

Reducción del gasto de energía del análisis de flujo de video basado en aprendizaje profundo con una unidad de procesamiento de datos visuales (EPU) basada en eventos

A 0.05pJ / Pixel 70fps FHD 1Meps Unidad de procesamiento de datos visuales dirigida por eventos

Por qué es importante: el  análisis de datos visuales basados ​​en el aprendizaje profundo en tiempo real, utilizado en aplicaciones como la seguridad, implica la detección rápida de objetos de múltiples transmisiones de video y requiere altos ciclos de cómputo y ancho de banda de memoria. 

Los cuadros de entrada en estas cámaras generalmente se muestrean hacia abajo para minimizar esa carga, lo que degrada la precisión de la imagen. 

En esta investigación, Intel demuestra una unidad de procesamiento de datos visuales (EPU) basada en eventos que, combinada con algoritmos novedosos, puede instruir a los aceleradores de aprendizaje profundo para que solo procesen entradas visuales utilizando “regiones de interés” basadas en el movimiento. 

Este enfoque novedoso alivia los altos requisitos de computación y memoria de la analítica visual en el borde.

Ampliar el ancho de banda de la memoria local para aplicaciones de inteligencia artificial, aprendizaje automático y aprendizaje profundo

2X-Bandwidth Burst 6T-SRAM para cargas de trabajo limitadas de ancho de banda de memoria

Por qué es importante:  muchos chips de inteligencia artificial, en particular los utilizados para el procesamiento del lenguaje natural, como los asistentes de voz, están cada vez más sujetos al acceso a la memoria local. 

La frecuencia que duplica o aumenta el número de bancos para hacer frente a estos desafíos tiene el costo de una mayor eficiencia energética y de área, especialmente en dispositivos de borde de área restringida. 

Con esta investigación, Intel demostró el uso de una matriz 6T-SRAM para proporcionar un ancho de banda de lectura dos veces mayor bajo demanda en funcionamiento en modo ráfaga con un 51% más de eficiencia energética que la duplicación de frecuencia y un 30% mejor de eficiencia de área que duplicar el número de bancos.

Acelerador de red neuronal binario completamente digital

Acelerador de red neuronal binario totalmente digital 617TOPS / W en CMOS FinFET de 10 nm

Por qué es importante:  en dispositivos de borde con recursos limitados y con recursos donde las salidas de baja precisión son aceptables para algunas aplicaciones, las redes neuronales binarias analógicas (BNN) se han utilizado como una alternativa a las redes neuronales de mayor precisión que requieren más computacionalmente y requieren más memoria. 

Sin embargo, los BNN analógicos tienen una precisión de predicción menor, ya que son menos tolerantes a las variaciones del proceso y al ruido. 

A través de esta investigación, Intel demuestra el uso de un BNN totalmente digital que ofrece una eficiencia energética similar a las técnicas analógicas en memoria al tiempo que proporciona una mayor robustez y escalabilidad a los nodos de proceso avanzados.

La investigación adicional de Intel presentada durante el Simposio VLSI 2020 incluye los siguientes documentos:

  • El futuro de la informática: cómo la transformación de datos está remodelando VLSI
  • IP de celda estándar digital de baja potencia de reloj para procesadores de gráficos / IA de alto rendimiento en CMOS de 10 nm
  • Una red autónoma de entrega de energía reconfigurable (RPDN) para SoC de muchos núcleos con dirección dinámica actual
  • Transistores GaN y Si en Si de 300 mm (111) habilitados por integración heterogénea monolítica 3D
  • Técnicas de línea de bits multiplexadas de baja oscilación y columna para SRAM de celda de 8T-bit 1R1W de baja densidad, baja tolerancia al ruido, alta densidad, en CMOS FinFET de 10 nm
  • Un LDO analógico / digital híbrido de doble riel con dirección de corriente dinámica para alta PSRR sintonizable y alta eficiencia
  • Un criptoprocesador resistente a los ataques de canal lateral de 435MHz, 600Kops / J para un cifrado seguro de clave pública RSA-4K en CMOS de 14nm
  • Un 0.26% BER, 10 ^ 28 PUF de respuesta a desafío resistente a la modelación en CMOS de 14nm con selección de desafío adverso sensible a la estabilidad
  • Un motor AES resistente a SCA con supresión de fugas en el dominio de tiempo / frecuencia 6000x utilizando un regulador digital no lineal de baja caída en cascada con contramedidas aritméticas en CMOS de 14 nm
  • Integración de proceso compatible con CMOS de SOT-MRAM con electrodo inferior de dos capas de metal pesado y conmutación SOT sin campo de 10ns con asistencia STT
  • Un diseño SRAM de 10 nm que utiliza la asistencia de escritura de auto-colapso modulada en la puerta que permite una reducción de VMIN de 175 mV con sobrecarga de energía insignificante

 

Por Marcelo Lozano – General Publisher IT Connect Latam

 

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